LAPRAK MODUL 2 PERCOBAAN 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja

5. Video

6. Analisis

7. download 

1. Jurnal[kembali]

2. Alat dan Bahan[kembali]

a.. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

e. IC 7408 (JK filp flop)

Gambar 3. IC 74LS112

f. IC 7404

Gambar 4. IC 7404

g. IC 7432

Gambar 5. IC 7432

h. Switch (SW-SPDT)

Gambar 7. Switch

i. Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian[kembali]

4. Prinsip Kerja[kembali]

kondisi 1

Inputanya  B0=0, B1=1, B2=don't care, B3=don't care, B4=don't care, B5=don't care, B6=don't care. maka outputnya pada J-K FLIP FLOP Q=0 dan Q'=1 dan D FLIP FLOP Q=0 dan Q'=1. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP

kondisi 2

Inputannya B0=1,B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, B6=don't care. maka outputnya pada J-K FLIP FLOP Q=1 dan Q'=0 dan D FLIP FLOP Q=1 dan Q'=0. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP.

Kondisi 3

Inputannya B0=0, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, B6=don't care. maka outputnya pada J-K FLIP FLOP Q=1 dan Q'=1 dan D FLIP FLOP Q=1 dan Q'=1. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP.

Kondisi 4  

Inputnya B0=1, B1=1, B2=0, B3=clock, B4=0, B5=0, B6=rise time. Dimana output pada J-K FLIP FLOP Q=0 dan Q'=1 dan D FLIP FLOP Q=0 dan Q'=1. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP.

kondisi 5 

Inputnya B0=1, B1=1, B2=0, B3=clock, B4=1,  B5=1, B6=fall time. maka outpunya pada J-K FLIP FLOP Q=0 dan Q'=1 dan D FLIP FLOP Q=0 dan Q'=1. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP.

kondisi 6

Inputnya  B0=1,B1=1,B2=1, B3=clock, B4=0, B5=don't care, B6=0. Maka output pada J-K FLIP FLOP Q=1 dan Q'=0 dan D FLIP FLOP Q=0 dan Q'=1. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP dan D FLIP FLOP.

Kondisi 7

Inputnya B0=1,B1=1,B2=1, B3=clock, B4=1, B5= - B6= -. Maka outpunya pada J-K FLIP FLOP Q=1 dan Q'=0. Hal ini sesuai dengan tabel kebenaran J-K FLIP FLOP.

5. Video[kembali]

6. Analisis[kembali]

1. Bagaimana jika B0 dan B1 sama sama diberi logika 0? apa yang terjadi pada rangkaian?
Jawab:
    Output  dari JK flip-flop akan berlogika 11, hal itu terjadi karena JK flip-flop bersifat active low, menyebabkan RS flip-flop memiliki input 00 atau terlarang, dan output rangkaian dilihat berdasarkan output JK flip-flop, karena JK flop-flop memilliki input 11, maka outputnya juga 11 atau not change.

2. Bagaimana jika B3 diputuskan? apa yang akan terjadi pada rangkaian?
Jawab:
    Tidak ada yang terjadi, karena B3 terhubung ke input clock dan clock befrungsi untuk menentukan kapan sinyal input berubah atau dapat dikatakan sebagai sinyal denyut. Jadi B3 pada clock tidak mempengaruhi output secara langsusng, tetapi  berpengaruh terhadap waktu denyut sinyal. 

3. Jelaskan apa itu kondisi toggle, not change, dan terlarang dalam flip-flop
Jawab:
toggle: suatu keadaan ketika output flip-flop merupakan komplemen atau kebalikan dari kedaaan output sebelumnya.
not change: suatu keadaan ketika output flip-flop sama dengan kedaaan output sebelumnya.
terlarang: Kondisi saat RS flip-flop memiliki input 11

7. Download[kembali]

link download IC7404

link download IC7408

link download IC7432

link download IC7486

Video

Rangkaian

HTML